6 月 1 日消息在今日召開的 2021 臺北國際電腦展(Computex 2021)上，AMD CEO蘇姿豐發(fā)布了3D Chiplet 架構(gòu)，這項技術(shù)首先將應用于實現(xiàn)“3D 垂直緩存”(3D Vertical Cache)，將于今年年底前準備采用該技術(shù)生產(chǎn)一些高端產(chǎn)品。

蘇姿豐表示，3D Chiplet 是 AMD 與臺積電合作的成果，該架構(gòu)將 chiplet 封裝技術(shù)與芯片堆疊技術(shù)相結(jié)合，設計出了銳龍 5000 系處理器原型。

官方展示了該架構(gòu)的原理，3D Chiplet 將一個 64MB 的 7nm 的 SRAM 直接堆疊在每個核心復合體之上，從而將供給“Zen 3”核心的高速 L3 緩存數(shù)量增加到 3 倍。

3D 緩存直接與“Zen 3”的 CCD 結(jié)合，通過硅通孔在堆疊的芯片之間傳遞信號和功率，支持每秒超過 2TB 的帶寬。

IT之家了解到，3D Chiplet 架構(gòu)的處理器與目前的銳龍 5000 系列外觀上完全相同，官方展示了一個 3D Chiplet 架構(gòu)的銳龍 9 5900X 原型(為了方便展示，官方拆了蓋子)。

蘇姿豐稱，在實際設備中，一個單獨的 SRAM 將與每一塊 CCD 結(jié)合，每塊 CCD 可獲得的緩存數(shù)量為 96MB，而或在單個封裝中的 12 核或 16 核處理器總共可獲得 192MB 的緩存。

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